来源：本文由 公众号 半导体行业观察（ID：icbank）翻译自「Semiconductor Engineering」，谢谢。

虽然EDA行业倾向于关注前沿设计，其中的设计成本只占产品总成本的一小部分，但由于电子行业的长尾效应，沿着尾部走得越远，设计成本占总成本的比例就越大。

许多这类设计传统上都是使用标准元件（如微控制器）来构建的，但随着更多的复杂技术逐渐渗透到物联网边缘设备中，人们对计算能力的需求正在增加，超出了简单微控制器所能提供的能力。

图1：NRE（非重复性工程费用）对总成本的影响。（来源：DARPA CRAFT）

这个问题变得越来越重要，以至于美国国防部高级研究计划局（DARPA）于2015年在“以更快的时间尺度实现电路（CRAFT）”的保护下启动了几个项目。他们的愿景是“大幅降低国防部使用使用尖端CMOS技术构建定制IC的障碍，同时保持该技术承诺的在功率方面的高性能水平。”

目前，国防部的大部分技术都基于标准元件，再次指出，NRE的成本对于小体积元件而言实在是太高了。该项目着眼于像UC伯克利RISC-V中心的BOOM-2这样的项目，将其作为概念的验证。2014年，6名研究生用传统EDA流程中没有的语言和技术，在6个月内完成了含有25M个晶体管的设计。

与此相比，有报道称，英伟达最近的一块芯片花费了8000名员工一年的时间进行设计。西门子Mentor旗下HLS集团工程总监Bryan Bowyer指出：“没有多少公司能负担得起。即使对于大体积芯片而言，NRE成本对人们而言也都是无法控制的。压力无处不在。”

传统上讲，支持工具开发的是前沿设计。Cadence的产品管理总监Dave Pursley表示：“尽管我们关注的是大客户，但我们也有很多客户在寻求成本更低、生产率更高的解决方案。他们承担不起投入大量人力的代价，需要找到更好的办法。”

Bowyer对此表示赞同，但他也表示，无论如何，这可能并不健全。“目前处于前沿的公司仍然是对EDA工具影响最大的公司。这可能有点问题。我们通过接触前沿公司来训练我们的工具，然后让行业的其他人使用这些工具。我们有机会改善这一流程。当你离开前沿的时候，对面积之类的压力会小一些。花太多时间去优化那些相对于NRE不需要花费太多成本的东西是没有意义的。”

抽象是一切改进的核心，这一点几乎没有异议。Pursley表示：“在硬件和软件两方面都提高抽象级别是有意义的。这样，你编写的代码行数就会更少，这就意味着需要验证的代码更少了，而且你的代码还可以跨代重用。”

但是，对于这个行业的很大一部分而言，抽象的采用已经停滞不前。Whitfield承认：“虽然自动化和抽象水平明显高于20年前，但复杂性的增长大大抵消了这些进步。在廉价设计和行业发展方向方面，人们似乎更加关注设计的高级抽象，但是如果我们能够缩小设计描述、功能验证，以及在芯片中实现的功能之间的差距，它有可能被更广泛采用。”

一个引人注目的领域是高级综合（HLS）。Bowyer指出：“HLS允许你抽象设计，这已成为许多公司使用的技术之一。我们还看到了人们对一种更容易重新配置的新IP的兴趣。每个人都希望设计重用，但如果每次改版芯片或迁移到新的工艺节点时都需要重新调整IP，那么就会妨碍设计重用。HLS有机会，因为大多数人不想在总线接口上进行创新，所以，一个工具是否可以让你仅仅通过一组接口连接若干IP，并对组件进行处理？”

大多数HLS采用者都在使用它来创建优化的解决方案。Pursley补充说：“通过HLS，你可以创建多个实现，可以从一个描述中查看功率、性能和面积。因此，你可以获得生产力，而且还可以从架构探索中获益。总是有假设认为你会放弃一些东西，比如性能、功率或面积。面积直接等于成本。工具内部的变化通常意味着你不必放弃任何PPA。你必须放弃的是你正在使用的方法。你确实放弃了一些控制权。”

有一些例子表明，HLS的使用已经实现了一些非常快速的流片。Syntiant公司硬件副总裁David Garrett表示：“从规格书到流片，我们只花了四个月的时间。在设计周期的头两个月，我们使用高级综合来生成每个区块的多个实现，包括每个区块的逻辑综合的速度、面积和功率估计。这使我们能够通过硬数据做出权衡决定来优化SoC，然后再让它通过RTL，来到GDS流程。”

使用标准接口是越来越多的公司采用的一种技术。西门子Mentor事业部产品管理部门总监Prashant Varshney解释说：“人们倾向于开始转向易于使用的界面，以便在更高层次上更容易做出改变。然后，工具和自动化的结合将是首选，这是我们所看到的新兴市场，他们希望从高级抽象开始，让工具自动完成任务，而不是在流程的每个阶段都必须硬化IP。”

拥有一组固定接口的半柔性拼图组件是业界越来越多采用的策略。Pursley指出：“为了使其完全即插即用，无论我做什么，我都能够插入所有这些组件，你必须注意要让设计对延迟不敏感，例如使用信号交换等方式。如果你愿意这样做，而一些公司想要获得生产率方面的收益，那么你就可以使用这种方法。”

然而，Pursley提醒说：“人们仍然想知道，如果不用信号交换，他们是否能消除三次翻转。”

同样，把精力集中在前沿领域可能会产生问题。Varshney补充说：“我们意识到，对前沿设计的培训只会给你一个扩展功能集。虽然其中许多可能适用于其他设计，但你还需要更多东西。例如，180nm的设计仅使用三层进行布线，这是你在前沿应用中永远不会看到的。但是，这要求你以不同方式管理资源，像全局布线引擎这类东西必须用不同的方式进行调整。”

小体积芯片和前沿设计之间还有一个很大的区别。Varshney继续说道：“当你拥有一位前沿客户时，你便可以接近设计收敛，这会让他们非常高兴。他们让人们坐在那里准备完成最后阶段的任务。但当你和另一类客户打交道时，他们只有一个人在做整个芯片。如果你有DRC或有违规之处，他们会认为这是工具中的错误。两类客户的期望非常不同。这为EDA工具的自动化带来了额外的需求，其自动化程度要超过过去的水平。”

机器学习被认为是一种有助于弥合分歧的技术。Bowyer表示：“我们希望用户能够从所有的前沿设计中学习经验，并将其应用到更小或更老的几何图形，或小体积设计中。如今，这是一个人工过程，机器学习可能会有所帮助——让我们看看错误的工具或工具链的样子，逐渐理解并解决它们。今天，预计在这条路上的每一个重要步骤中，都要有人去限制工具，去做出改变和调整。”

一些人已经看到了机器学习的价值。Whitfield表示：“设计自动化过程中的机器学习将变得更加重要，Arm已经在使用机器学习技术来加速其功能验证。这些技术将有助于综合和物理实现，并可能使自动布线达到最佳的PPA权衡。”

另一个有前途的方向是以chiplet的形式直接重用硬IP。Varshney表示：“如果你看一下通用IP，比如应用处理器或微控制器，你会发现它们都是从架构层面高度优化的。它们的实现方式将工艺节点中的所有内容都挤出来。所以，这些通用IP有硬化的空间，并且会有市场。”

现有的工艺节点中可能有许多优化。Bowyer补充说：“我们拭目以待，看看该行业是否能在一个节点上停留足够长的时间，让投资变得物有所值。”

一些公司正在为此做准备。Helic公司营销副总裁Magdy Abadir表示：“请考虑先进芯片封装技术以及3D IC堆叠及其所有变体，如WOW，INFO等。这些技术的成本、尺寸和性能优势的关键促成因素，只有在能够分析所有相互作用的金属层、再分配层和紧密放置在一起的封装结构之间的电磁耦合的工具的帮助下才能实现。”

但是，人们也可以进行其他工艺优化，特别是在考虑特定领域的应用时。Abadir补充说：“大多数设计中都包括大型螺旋电感器。通过在密集布线区域和电容器组顶部移动这些大型电感器，可以实现显著的面积缩减。此时需要工具来确保电感器和下面的其他结构之间不会产生明显的耦合。”

图2：VCO折叠示例实现了显著的面积缩减。（来源：Helic）

DARPA承认，对于这个问题没有简单的解决方案，否则这些方案早就已经实施了。然而，大学和工业项目已经表明，使用不同的工具和方法，可以在合理的时间内创建复杂的设计。

DARPA面临的一大问题是，是否有足够的资金来支持针对小体积产品的工具开发。“长期来看，会有足够多的小型物联网公司来维持这种局面吗？”Bowyer问道，“对此我不确定，但今天的确有。小公司在机器学习和物联网领域投入了大量资金。所以今天，支持他们的呼声越来越高。”

来源：半导体行业观察